RISC-V: Różnice pomiędzy wersjami
| [wersja przejrzana] | [wersja przejrzana] |
Usunięta treść Dodana treść
Rescuing 2 sources and tagging 0 as dead.) #IABot (v2.0.8 |
m int., drobne techniczne |
||
Linia 1:
[[Plik:Yunsup Lee holding RISC V prototype chip.jpg|mały|Prototyp procesora RISC-V, Styczeń 2013]]
'''RISC-V''' – [[Otwarty standard|otwarty]] [[model programowy procesora]] (ISA) oparty o zasady [[RISC]].
W kontraście do większości ISA, RISC-V może być swobodnie używany w dowolnym celu, umożliwiając każdemu projektowanie, produkcję i sprzedaż [[Układ scalony|chipów]] i [[Oprogramowanie|oprogramowania]] RISC-V. Chociaż nie jest pierwszą otwartą architekturą ISA{{r|RISC-V Reader}} ma duże znaczenie, ponieważ został zaprojektowany z myślą o nowoczesnych skomputeryzowanych urządzeniach, takich jak ogromne [[Chmura obliczeniowa|chmury obliczeniowe]], wysokiej klasy [[telefon komórkowy|telefony komórkowe]] i najmniejsze [[systemy wbudowane]]. Takie zastosowania wymagają zarówno wydajności, jak i efektywności energetycznej. Zestaw instrukcji zawiera również znaczną ilość oprogramowania wspomagającego, które pozwala uniknąć słabości nowych zestawów instrukcji.
Projekt rozpoczął się w 2010 r. na [[Uniwersytet Kalifornijski w Berkeley|Uniwersytecie Kalifornijskim w Berkeley]], ale wielu współpracowników to wolontariusze i pracownicy sektora poza uniwersytetem{{r|RISC-V Contributors}}.
RISC-V ISA został zaprojektowany z myślą o małych, szybkich i energooszczędnych implementacjach w świecie rzeczywistym
7 maja 2017 zostały opublikowane wersja 2.2 ISA przestrzeni użytkownika oraz wersja robocza 1.10 uprzywilejowanego ISA{{r|Manual}}{{r|riscv-sodor}}{{r|SHAKTI}}{{r|C152}}.
| |||